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Part: HYMD232M646AL6-K
Category:
Memory
-> DRAM
-> DDR SDRAM
-> Modules
-> SO DIMM
-> 256 MB
Description:
Company: Hynix Semiconductor
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32Mx64 bits
Unbuffered DDR SO-DIMM
HYMD232M646A(L)6-J/M/K/H/L
DESCRIPTION
Hynix HYMD232M646A(L)6-J/M/K/H/L series is unbuffered 200-pin double data rate Synchronous DRAM Small Outline Dual In-Line Memory Modules (SO-DIMMs) which are organized as 32Mx64 high-speed memory arrays. Hynix HYMD232M646A(L)6-J/M/K/H/L series consists of eight 16Mx16 DDR SDRAM in 400mil TSOP II packages on a 200pin glass-epoxy substrate. Hynix HYMD232M646A(L)6-J/M/K/H/L series provide a high performance 8-byte interface in 67.60mmX 31.75mm form factor of industry standard. It is suitable for easy interchange and addition. Hynix HYMD232M646A(L)6-J/M/K/H/L series is designed for high speed of up to 166MHz and offers fully synchronous operations referenced to both rising and falling edges of differential clock inputs. While all addresses and control inputs are latched on the rising edges of the clock, Data, Data strobes and Write data masks inputs are sampled on both rising and falling edges of it. The data paths are internally pipelined and 2-bit prefetched to achieve very high bandwidth. All input and output voltage levels are compatible with SSTL_2. High speed frequencies, programmable latencies and burst lengths allow variety of device operation in high performance memory system. Hynix HYMD232M646A(L)6-J/M/K/H/L series incorporates SPD(serial presence detect). Serial presence detect function is implemented via a serial 2,048-bit EEPROM. The first 128 bytes of serial PD data are programmed by Hynix to identify DIMM type, capacity and other the information of DIMM and the last 128 bytes are available to the customer.
FEATURES
· · · · · · 256MB (32M x 64) Unbuffered DDR SO-DIMM based on 16Mx16 DDR SDRAM JEDEC Standard 200-pin small outline dual in-line memory module (SO-DIMM) 2.5V +/- 0.2V VDD and VDDQ Power supply All inputs and outputs are compatible with SSTL_2 interface Fully differential clock operations (CK & /CK) with 100MHz/125MHz/133MHz/166MHz All addresses and control inputs except Data, Data strobes and Data masks latched on the rising edges of the clock Data(DQ), Data strobes and Write masks latched on both rising and falling edges of the clock · · · · · · · · Data inputs on DQS centers when write (centered DQ) Data strobes synchronized with output data for read and input data for write Programmable CAS Latency 2 / 2.5 supported Programmable Burst Length 2 / 4 / 8 with both sequential and interleave mode tRAS Lock-out function supported Internal four bank operations with single pulsed RAS Auto refresh and self refresh supported 8192 refresh cycles / 64ms
·
ORDERING INFORMATION
Part No.
HYMD232 M646A(L) 6 -J HYMD232M646A(L)6-M HYMD232M646A(L)6-K HYMD232M646A(L)6-H HYMD232M646A(L)6-L V D D =2.5V VDDQ=2.5V
Power Supply
Clock Frequency
166MHz (*DDR333) 133MHz (*DDR266:2-2-2) 133MHz (*DDR266A) 133MHz (*DDR266B) 100MHz (*DDR200)
Interface
Form Factor
SSTL_2
200pin Unbuffered SO-DIMM 67.6mm x 31.75mm x 3.8mm
* JEDEC Defined Specifications compliant
This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsibility for use of circuits described. No patent licenses are implied. Rev. 0.2/May. 02 1
HYMD232M646A(L)6-J/M/K/H/L
PIN DESCRIPTION
Pin CK0, /CK0, CK1, /CK1 CS0, CS1 CKE0, CKE1 /RAS, /CAS, /WE A0 ~ A12 BA0, BA1 DQ0~DQ63 DQS0~DQS7 DM0~DM7 VDD Pin Description Differential Clock Inputs Chip Select Input Clock Enable Input Commend Sets Inputs Address Bank Address Data Inputs/Outputs Data Strobe Inputs/Outputs Data-in Mask Power Supply Pin VDDQ VSS V REF VDDSPD SA0~SA2 S CL S DA V DDID DU NC Pin Description DQs Power Supply Ground Reference Power Supply Power Supply for SPD E2PROM Address Inputs E2PROM Clock E2PROM Data I/O VDD Identification Flag Do not Use No Connection
PIN ASSIGNMENT
Pin 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 Name VREF VSS DQ0 DQ1 VDD DQS0 DQ2 VSS DQ3 DQ8 VDD DQ9 DQS1 VSS DQ10 DQ11 VDD CK0 /CK0 VSS DQ16 DQ17 VDD DQS2 DQ18 Pin 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 Name VREF VSS DQ4 DQ5 VDD DM 0 D Q6 VSS DQ7 DQ 1 2 V DD DQ 1 3 DM1 VSS DQ14 DQ15 V DD V DD VSS VSS DQ20 DQ21 VDD DM2 DQ22 Pin 51 53 55 57 59 61 63 65 67 69 71 73 75 77 79 81 83 85 87 89 91 93 95 97 99 Name VSS DQ19 DQ24 VDD DQ 2 5 DQS3 VSS DQ26 DQ27 V DD NC NC VSS NC NC VDD NC DU VSS NC NC VDD CKE1 NC A12 Pin 52 54 56 58 60 62 64 66 68 70 72 74 76 78 80 82 84 86 88 90 92 94 96 98 100 Name VSS DQ23 DQ28 VDD DQ29 DM 3 VSS DQ30 DQ31 VDD NC NC VSS NC NC VDD NC DU VSS VSS VDD VDD CKE0 DU A11 Pin 101 103 105 107 109 111 113 115 117 119 121 123 125 127 129 131 133 135 137 139 141 143 145 147 149 Name A9 VSS A7 A5 A3 A1 V DD A10/AP BA0 /WE /CS0 DU VSS DQ32 DQ33 VDD DQS4 DQ34 VSS DQ35 DQ40 VDD DQ41 DQS5 VSS Pin 102 104 106 108 110 112 114 116 118 120 122 124 126 128 130 132 134 136 138 140 142 144 146 148 150 Name A8 VSS A6 A4 A2 A0 V DD BA1 /RAS /CAS /CS1 DU VSS DQ 3 6 DQ 3 7 VDD DM 4 DQ 3 8 VSS DQ 3 9 DQ 4 4 VDD DQ 4 5 DM 5 VSS Pin 151 153 155 157 159 161 163 165 167 169 171 173 175 177 179 181 183 185 187 189 191 193 195 199 Name DQ42 DQ43 VDD VDD VSS VSS DQ 4 8 DQ 4 9 VDD DQS6 DQ50 VSS DQ51 DQ56 VDD DQ57 DQS7 VSS DQ58 DQ59 VDD SDA SCL VDDID Pin 152 154 156 158 160 162 164 166 168 170 172 174 176 178 180 182 184 186 188 190 192 194 196 200 Name DQ46 DQ47 VDD /CK1 CK1 VSS DQ52 DQ53 VDD DM6 DQ54 VSS DQ55 DQ60 VDD DQ61 DM7 VSS DQ62 DQ63 VDD SA0 SA1 SA2 DU
197 VDDSPD 198
Rev. 0.2/May. 02
2
HYMD232M646A(L)6-J/M/K/H/L
FUNCTIONAL BLOCK DIAGRAM
/C S 1 /C S 0
DQ S 0 DM0
/ CS L DQ S L DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 D 0 I/ O 7 U DQ S U DM I/ O 8 I/ O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15 / CS L DQ S L DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 D 4 I/ O 7 U DQ S U DM I/ O 8 I/ O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15 / CS L DQ S L DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 D 2 I/ O 7 U DQ S U DM I/ O 8 I/ O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15 / CS L DQ S L DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 D 6 I/ O 7 U DQ S U DM I/ O 8 I/ O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15
DQ 0 DQ 1 DQ 2 DQ 3 DQ 4 DQ 5 DQ 6 DQ 7 DQ 8 DQ 9 DQ 10 DQ 11 DQ 12 DQ 13 DQ 14 DQ 15
DQ S 4 DM4
DQ 32 DQ 33 DQ 34 DQ 35 DQ 36 DQ 37 DQ 38 DQ 39 DQ 40 DQ 41 DQ 42 DQ 43 DQ 44 DQ 45 DQ 46 DQ 47
DQ S 1 DM1
DQ S 5 DM5
DQ S2 DM2
DQ 16 DQ 17 DQ 18 DQ 19 DQ 20 DQ 21 DQ 22 DQ 23 DQ 24 DQ 25 DQ 26 DQ 27 DQ 28 DQ 29 DQ 30 DQ 31
DQ S3 DM3
/ CS L DQ S L DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 D1 I/O 7 U DQ S U DM I/O 8 I/O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15
/ CS L DQ S L DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 D5 I/O 7 U DQ S U DM I/O 8 I/O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15
DQ S 6 DM6
DQ 48 DQ 49 DQ 50 DQ 51 DQ 52 DQ 53 DQ 54 DQ 55 DQ 56 DQ 57 DQ 58 DQ 59 DQ 60 DQ 61 DQ 62 DQ 63
DQ S 7 DM7
/ CS L DQ S L DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 D 3 I/ O 7 U DQ S U DM I/ O 8 I/ O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15
/ CS L DQ S L DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 D 7 I/ O 7 U DQ S U DM I/ O 8 I/ O 9 I/O 10 I/O 11 I/O 12 I/O 13 I/O 14 I/O 15
Serial PD S CL S A0 S A1 S A2
VDD SPD VDD / VD DQ
.
A0 A1 A2
SD A WP
VR EF VSS VDDID
. == . ...= . ..
SPD D 0 - D7 D 0 - D7 D0 - D7
Strap:see Note 4
BA0-BA1 B A0- BA1 A 0 - A 12 /RAS /CAS /W E C KE0 CKE1
SD RAM s D0 D7 SD RAM s D0 D7 S D R A M s D 0 D7 S D R A M s D 0 D7 SDRAMs D0 D7 S D R A M s D 0 D3 SDRAMz D4 - D7 No t es : DQ wiring may differ from that described in this drawing ; however DQ/DM/DQS relationship are maintained as shown. VDDID strap connections; (for memory device VDD, VDDQ) : Strap out :(open) : VDD=VDDQ Strap In (Vss) : VDD= VDDQ
Rev. 0.2/May. 02
3
Others parts begin by hy
HY-1 HY-2 HY-3 HY-4 HY-5 HY-6 HY-7 HY-8 HY-9 HY-10 HY-11 HY-12 HY-13 HY-14 HY-15 HY-16 HY-17 HY-18 HY-19 HY-20 HY-21 HY-22 HY-23 HY-24 HY-25 HY-26 HY-27 HY-28 HY-29 HY-30 HY-31 HY-32 HY-33 HY-34
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