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Part: ELANSC310
Category:
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Company: Advanced Micro Devices, Inc.
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ÉlanTMSC310 Microcontroller
Programmer's Reference Manual
Rev. A, April 1996
© 1996 by Advanced Micro Devices, Inc. Advanced Micro Devices reserves the right to make changes in its products without notice in order to improve design or performance characteristics.
This publication neither states nor implies any warranty of any kind, including but not limited to implied warrants of merchantability or fitness for a particular application. AMD assumes no responsibility for the use of any circuitry other than the circuitry in an AMD product. The information in this publication is believed to be accurate in all respects at the time of publication, but is subject to change without notice. AMD assumes no responsibility for any errors or omissions, and disclaims responsibility for any consequences resulting from the use of the information included herein. Additionally, AMD assumes no responsibility for the functioning of undescribed features or parameters.
Trademarks
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TABLE OF CONTENTS
Chapter 1
INTRODUCTION Purpose of this Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xi In This Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xii Related AMD Publications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xii POWER MANAGEMENT 1.1 Power Management Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2 1.1.1 Power-Management Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3 1.1.2 PMU Operating-Mode Transitions . . . . . . . . . . . . . . . . . . . . . . . . 1-8 1.1.3 PMU Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9 1.1.4 Reading the PMU Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9 1.1.5 Merging of PMU Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9 1.1.6 Programming Example: Power-Management Setup . . . . . . . . . . 1-9 1.1.7 Programming Example: Peripheral-Device Power . . . . . . . . . . 1-11 1.2 External-Device Control Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14 1.2.1 Power-Management Control Pins . . . . . . . . . . . . . . . . . . . . . . . 1-14 1.2.2 Programmable General-Purpose Pins 2 and 3 . . . . . . . . . . . . . 1-15 1.2.3 Latched Power Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15 1.3 Clock-Switching Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16 1.3.1 CPU/Memor y Clock Switching . . . . . . . . . . . . . . . . . . . . . . . . . 1-16 1.3.2 Clock Startup and Shutdown Logic. . . . . . . . . . . . . . . . . . . . . . 1-16 1.4 Activity Monitors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19 1.5 State-Transition Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22 1.6 Wake-Up Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23 1.7 SMI and NMI Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25 1.7.1 Temporar y-On Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-26 1.7.2 Enabling SMIs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27 1.7.3 Processing NMI or SMI Source. . . . . . . . . . . . . . . . . . . . . . . . . 1-28 1.7.4 Accesses to Powered-Down Device SMI . . . . . . . . . . . . . . . . . 1-29 1.7.5 Treatment of Pending SMIs. . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31 1.7.6 External SMI Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-31 1.7.7 External SMI with a Single Device . . . . . . . . . . . . . . . . . . . . . . 1-31 1.7.8 External SMI with Multiple Devices. . . . . . . . . . . . . . . . . . . . . . 1-31 1.8 Batter y-Management Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32 1.8.1 Batter y Level 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32 1.8.2 Batter y Level 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32 1.8.3 Batter y Level 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33 1.8.4 Batter y Level 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33 1.8.5 AC Input Status Pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-34 1.9 Suspend/Resume Pin Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-34 1.9.1 Required Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-37 1.9.2 Star t of SMI Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-37 1.9.3 Suspend Input Caused the SMI . . . . . . . . . . . . . . . . . . . . . . . . 1-37 1.9.4 Suspend Pseudocode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-38 1.9.5 Resume Input Caused the SMI. . . . . . . . . . . . . . . . . . . . . . . . . 1-39 1.9.6 Resume Pseudocode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-39 1.9.7 Things to Avoid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-39
Chapter 2
Table of Contents
iii
1.10 Auto Low-Speed Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-40 1.11 Micro Power-Off Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-40 1.12 Other Power-Saving Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41 1.12.1 DMA Clock Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41 1.12.2 Data-Path Disabling Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41 1.12.3 Slow Refresh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41 1.12.4 Quiet Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-41 Chapter 3 MEMORY MANAGEMENT 2.1 System Memory: DRAM and Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2 2.1.1 DRAM Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3 2.1.2 Refresh and Wait States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3 2.1.3 Maximum ISA and Local Bus Configurations . . . . . . . . . . . . . . . 2-5 2.2 ROM-BIOS Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6 2.3 ROM-DOS Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8 2.4 Memor y Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9 2.5 Other Memory Controller Information . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14 2.5.1 ROM Chip-Select Command Gating . . . . . . . . . . . . . . . . . . . . . 2-14 2.5.2 Wait States and Command Delays . . . . . . . . . . . . . . . . . . . . . . 2-14 2.5.3 High-Speed Clock ROM Cycles . . . . . . . . . . . . . . . . . . . . . . . . 2-15 2.5.4 ROM Chip-Select Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15 2.5.5 DOS Chip-Select Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16 2.5.6 Self-Refresh DRAMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17 2.5.7 80-ns DRAM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17 PC/AT PERIPHERAL REGISTERS 3.1 Bus Initialization Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2 3.1.1 Bus Initialization Enable Register (Port 3D4h, Index 12h) . . . . . 3-2 3.1.2 Bus Initialization Register (Port 3D4h, Index 19h) . . . . . . . . . . . 3-2 3.1.3 Parallel Port Address Select Register (Port 3D4h, Index 20h) . . 3-3 3.2 PC/AT-Compatible Port Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3 3.2.1 Interrupt Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3 3.2.2 Programmable Interval Timer Registers . . . . . . . . . . . . . . . . . . . 3-4 3.2.3 DMA Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5 3.2.4 DMA Page Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7 3.2.5 Parallel Port Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . 3-8 3.2.6 UART Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11 3.2.7 Real-Time Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16 3.3 Miscellaneous PC/AT-Compatible Port Registers . . . . . . . . . . . . . . . . . . 3-20 3.3.1 XT Keyboard Data Register (Port 060h) . . . . . . . . . . . . . . . . . . 3-20 3.3.2 Por t B Register (Port 061h). . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-20 3.3.3 NMI/RTC Index Address Register (Port 070h) . . . . . . . . . . . . . 3-21 3.3.4 RTC Index Data Register (Port 071h) . . . . . . . . . . . . . . . . . . . . 3-21 3.3.5 Por t 92 (Port 092h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-21 CONFIGURATION REGISTERS 4.1 Configuration Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2 4.1.1 Por t Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2 4.1.2 Index Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2 4.1.3 Configuring the ÉlanSC310 Microcontroller . . . . . . . . . . . . . . . . 4-4 4.2 Configuration Port Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11 4.2.1 Configuration Address Register (Port 022h) . . . . . . . . . . . . . . . 4-11 4.2.2 Configuration Data Register (Port 023h). . . . . . . . . . . . . . . . . . 4-11 4.3 Configuration Index Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11 4.3.1 Reser ved Registers (Index 00-07h) . . . . . . . . . . . . . . . . . . . . . 4-11 4.3.2 Resume Mask Register (Index 08h) . . . . . . . . . . . . . . . . . . . . . 4-11 4.3.3 Resume Status Register (Index 09h) . . . . . . . . . . . . . . . . . . . . 4-12 Table of Contents
Chapter 4
Chapter 5
iv
4.3.4 4.3.5 4.3.6 4.3.7 4.3.8 4.3.9 4.3.10 4.3.11 4.3.12 4.3.13 4.3.14 4.3.15 4.3.16 4.3.17 4.3.18 4.3.19 4.3.20 4.3.21 4.3.22 4.3.23 4.3.24 4.3.25 4.3.26 4.3.27 4.3.28 4.3.29 4.3.30 4.3.31 4.3.32 4.3.33 4.3.34 4.3.35 4.3.36 4.3.37 4.3.38 4.3.39 4.3.40 4.3.41 4.3.42 4.3.43 4.3.44 4.3.45 4.3.46 4.3.47 4.3.48 4.3.49 4.3.50 4.3.51 4.3.52 4.3.53 4.3.54 4.3.55 4.3.56 4.3.57 4.3.58 4.3.59 4.3.60 4.3.61
Reser ved Registers (Indexes 0A-0Eh) . . . . . . . . . . . . . . . . . . . 4-12 Reser ved Register (Index 0Fh) . . . . . . . . . . . . . . . . . . . . . . . . . 4-12 Reser ved Registers (Indexes 1039h) . . . . . . . . . . . . . . . . . . . 4-12 I/O Timeout Register (Index 40h) . . . . . . . . . . . . . . . . . . . . . . . 4-12 SMI Enable Register (Index 41h) . . . . . . . . . . . . . . . . . . . . . . . 4-13 SMI I/O Status Register (Index 42h) . . . . . . . . . . . . . . . . . . . . . 4-14 SMI Status Register (Index 43h) . . . . . . . . . . . . . . . . . . . . . . . . 4-14 Miscellaneous 4 Register (Index 44h). . . . . . . . . . . . . . . . . . . . 4-15 PIO Address Register (Index 45h) . . . . . . . . . . . . . . . . . . . . . . 4-15 PIO Timer Register (Index 46h) . . . . . . . . . . . . . . . . . . . . . . . . 4-16 Drive Timer Register (Index 47h) . . . . . . . . . . . . . . . . . . . . . . . 4-17 Control A Register (Index 48h) . . . . . . . . . . . . . . . . . . . . . . . . . 4-18 Reser ved Registers (Indexes 494Fh) . . . . . . . . . . . . . . . . . . . 4-18 MMS Memory Wait State 2 Register (Index 50h) . . . . . . . . . . . 4-19 ROM Configuration 2 Register (Index 51h). . . . . . . . . . . . . . . . 4-20 Reser ved Registers (Indexes 525Fh) . . . . . . . . . . . . . . . . . . . 4-20 Command Delay Register (Index 60h) . . . . . . . . . . . . . . . . . . . 4-20 I/O Wait State Register (Index 61h) . . . . . . . . . . . . . . . . . . . . . 4-22 MMS Memory Wait State 1 Register (Index 62h) . . . . . . . . . . . 4-23 Wait State Control Register (Index 63h) . . . . . . . . . . . . . . . . . . 4-25 Version Register (Index 64h). . . . . . . . . . . . . . . . . . . . . . . . . . . 4-26 ROM Configuration 1 Register (Index 65h). . . . . . . . . . . . . . . . 4-27 Memor y Configuration 1 Register (Index 66h) . . . . . . . . . . . . . 4-28 MMSA Address Extension 1 Register (Index 67h) . . . . . . . . . . 4-29 Shadow RAM Enable 1 Register (Index 68h) . . . . . . . . . . . . . . 4-29 Shadow RAM Enable 2 Register (Index 69h) . . . . . . . . . . . . . . 4-30 Reser ved Register (Index 6Ah). . . . . . . . . . . . . . . . . . . . . . . . . 4-30 Miscellaneous 2 Register (Index 6Bh) . . . . . . . . . . . . . . . . . . . 4-30 MMS Address Extension 1 Register (Index 6Ch) . . . . . . . . . . . 4-31 MMS Address Register (Index 6Dh) . . . . . . . . . . . . . . . . . . . . . 4-31 MMS Address Extension 2 Register (Index 6Eh) . . . . . . . . . . . 4-33 Miscellaneous 1 Register (Index 6Fh). . . . . . . . . . . . . . . . . . . . 4-34 Miscellaneous 6 Register (Index 70h). . . . . . . . . . . . . . . . . . . . 4-35 MMSA Device 1 Register (Index 71h). . . . . . . . . . . . . . . . . . . . 4-36 MMSA Device 2 Register (Index 72h). . . . . . . . . . . . . . . . . . . . 4-37 MMSB Device Register (Index 73h) . . . . . . . . . . . . . . . . . . . . . 4-38 MMSB Control Register (Index 74h) . . . . . . . . . . . . . . . . . . . . . 4-39 Activity Mask 1 Register (Index 75h). . . . . . . . . . . . . . . . . . . . . 4-40 Activity Mask 2 Register (Index 76h). . . . . . . . . . . . . . . . . . . . . 4-41 Control B Register (Index 77h) . . . . . . . . . . . . . . . . . . . . . . . . . 4-42 Reser ved Registers (Indexes 787Fh) . . . . . . . . . . . . . . . . . . . 4-42 Power Control 1 Register (Index 80h) . . . . . . . . . . . . . . . . . . . . 4-42 Power Control 2 Register (Index 81h) . . . . . . . . . . . . . . . . . . . . 4-43 NMI/SMI Enable Register (Index 82h) . . . . . . . . . . . . . . . . . . . 4-43 High-Speed to Low-Speed Timer Register (Index 83h) . . . . . . 4-44 Low-Speed to Doze Timer Register (Index 84h) . . . . . . . . . . . . 4-44 Doze to Sleep Timer Register (Index 85h) . . . . . . . . . . . . . . . . 4-44 Sleep to Suspend Timer Register (Index 86h) . . . . . . . . . . . . . 4-44 Suspend to Off Timer Register (Index 87h) . . . . . . . . . . . . . . . 4-45 Software Mode Control Register (Index 88h) . . . . . . . . . . . . . . 4-45 General-Pur pose I/O 0 Register (Index 89h) . . . . . . . . . . . . . . 4-46 Reser ved Registers (Indexes 8A-8Bh) . . . . . . . . . . . . . . . . . . . 4-46 I/O Activity Address 0 Register (Index 8Ch) . . . . . . . . . . . . . . . 4-46 I/O Activity Address 1 Register (Index 8Dh) . . . . . . . . . . . . . . . 4-46 Reser ved Register (Index 8Eh). . . . . . . . . . . . . . . . . . . . . . . . . 4-46 Clock Control Register (Index 8Fh). . . . . . . . . . . . . . . . . . . . . . 4-47 Reser ved Register (Index 90h) . . . . . . . . . . . . . . . . . . . . . . . . . 4-47 General-Pur pose I/O Control Register (Index 91h). . . . . . . . . . 4-47 Table of Contents v
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